TSMCは、新しい2nmプロセスノードで電力と効率に重点を置いています

台湾積体電路(TSMC)は、N2と呼ばれる2nmノードを正式に発表しました。 2025年中にリリースされる予定の新しいプロセスでは、新しい製造技術が導入されます。

TSMCのティーザーによると、2nmプロセスは、前モデルと比較して純粋なパフォーマンスを向上させるか、同じ電力レベルで使用すると、はるかに電力効率が高くなります。

N2プロセスに関するTSMCのスライド。
TSMC

TSMCは、新しい2Nテクノロジーについて詳しく説明し、そのアーキテクチャの内部動作について説明しました。 2Nは、ゲートオールアラウンド電界効果トランジスタ(GAAFET)を使用するTSMCの最初のノードになり、N3Eノードのチップ密度を1.1倍に増やします。 2Nがリリースされる前に、TSMCは3nmチップを発売します。これは、2022TSMCテクノロジーシンポジウムでも取り上げられています。

3nmノードは5つの異なる層になり、新しいリリースごとにトランジスタ数が増えるため、チップのパフォーマンスと効率が向上します。 TSMCは、N3以降、N3E(拡張)、N3P(パフォーマンス拡張)、N3S(密度拡張)、そして最後に「超高性能」N3Xをリリースします。最初の3nmチップは、今年の後半に発売されると言われています。

3nmプロセスは発売日という点では私たちに近いですが、まだ2、3年先ですが、少し興味深いのは2nmです。 2nmノードでのTSMCの目標は明確であるように思われます。つまり、ワットあたりのパフォーマンスを向上させて、より高いレベルの出力と効率の両方を実現します。アーキテクチャ全体としては、それを推奨することがたくさんあります。例としてGAAナノシートトランジスタを取り上げましょう。彼らはすべての側面でゲートに囲まれたチャネルを持っています。これによりリークが減少しますが、チャネルを広げることもできるため、パフォーマンスが向上します。または、チャネルを縮小して電力コストを最適化することもできます。

N3とN2はどちらも、 現在のN5と比較して大幅なパフォーマンスの向上を提供し、それらすべてで、消費電力とワットあたりのパフォーマンスのバランスをとることができます。例として( Tom's Hardwareが最初に共有した)、N3とN5を比較すると、生のパフォーマンスが最大15%向上し、同じ周波数で使用すると最大30%の電力が削減されます。 N3Eは、これらの数値をさらに大きくし、それぞれ最大18%と34%にします。

TSMCのウェーハ。
TSMC

今、N2は物事がエキサイティングになり始めるところです。 N3Eノードと同じ消費電力で使用すると最大15%のパフォーマンス向上が期待でき、周波数をN3Eが提供するレベルまで下げると、N2は最大30%低い電力を供給します。消費。

N2はどこで使用されますか?モバイルシステムオンチップ(SoC)、高度なグラフィックカード、および同様に高度なプロセッサに至るまで、あらゆる種類のチップに採用される可能性があります。 TSMCは、2nmプロセスの機能の1つが「チップレット統合」であると述べています。これは、多くのメーカーがN2を使用してマルチチップレットパッケージを利用し、チップにさらに多くの電力を詰め込む可能性があることを意味します。

プロセスノードが小さいことは決して悪いことではありません。 N2は、ここに登場すると、消費電力と熱を最適化しながら、最高のCPUGPUを含む、あらゆる種類のハードウェアに高性能を提供します。しかし、それが起こるまで、私たちは待たなければなりません。 TSMCは2025年まで量産を開始しないため、現実的には、2nmベースのデバイスが2026年以前に市場に参入することはほとんどありません。